IMEC actualizó su itinerario de semiconductores y dejó una fecha sobre la mesa: 2038. Ese es el año en el que prevé que la industria inicie la producción de circuitos integrados de clase 3 ángstroms, es decir, chips de 0,3 nanómetros.

El salto a 0,3 nanómetros ya no depende solo de encoger transistores

La nueva previsión retrasa tres años la fecha que el centro belga había manejado antes, pero también aclara el camino para llegar hasta allí. Según su planteamiento, la mejora de la fotolitografía ya no bastará por sí sola para seguir aumentando la densidad de los chips.

IMEC explica que el contact poly pitch, la distancia mínima entre transistores que durante décadas fue el gran termómetro del avance tecnológico, dejará de reducirse de forma significativa a partir de la generación A10, prevista para 2030 o 2031. Desde ese punto, el crecimiento vendrá por apilar estructuras, no por seguir achatándolas.

CFET, la arquitectura que sustituiría a GAA

Los transistores Gate-All-Around (GAA), adoptados masivamente en la generación de 2 nm, todavía tienen recorrido. IMEC calcula que seguirán siendo viables hasta A10, lo que les daría una vida útil de unos siete años desde su introducción.

La sucesión sería vertical. Los transistores CFET (Complementary FET) apilan el material de tipo n sobre el de tipo p, y el itinerario de IMEC los sitúa como candidatos firmes para la producción en la generación A7, prevista para 2033. El propio plan también los asocia a sistemas de entrega de energía por la cara trasera de la oblea, que el centro considera obligatorios en esa arquitectura.

Más adelante, IMEC prevé una segunda etapa: primero CFET secuencial y luego estructuras CFET unidas, ya en la generación A3 de 2038. En ese punto, el escalado horizontal habría perdido su peso histórico y la densidad dependería cada vez más de la altura de la celda y de las capas apiladas en vertical.

La ley de Moore cambia de significado

El itinerario también redefine, de hecho, la Ley de Moore. IMEC reconoce que el contact poly pitch apenas se moverá entre las generaciones A10 y A5, y señala que lleva estancado en 42 nm durante varios años.

La conclusión es clara: el avance ya no se medirá solo por el tamaño de cada transistor, sino por la capacidad de construir más complejidad en menos espacio vertical. En esa transición, la industria buscará sostener el progreso con una tercera dimensión que hasta ahora era más promesa que realidad.